前言：可编程逻辑组件(Programmable Logic Device；PLD)问世已满四分之一个世纪，它一开始是做为连接核心处理器和外围系统…等功能性数字组件的胶合逻辑(Glue Logic)，也就是纯粹的逻辑电路，但随着复杂度的增加，其定位一直升级…

图说：现今可编程逻辑组件应用更多元，图中为Xilinx的EasyPath FPGA，透过FPGA优异的设计弹性，可让设计者透过改变LUT和I/O修改设计，即使量产后仍做得到。

今日的PLD可以分为2大类，一类是高电路闸数的FPGA，一类是较低闸数的复杂可程序逻辑组件(Complex Programmable Logic Device；CPLD)。两者除了闸数的差异，在结构上也有差异：CPLD采连续式布线结构，较适合用来实现各种运算和组合逻辑(combinational logic)，也就是触发器(flip-flop)有限而乘积项(product term)较多的结构；FPGA采用分段式布线结构，适用于实现循序逻辑(sequential logic)，也就是触发器较多的结构。

两者在编程方式也不相同，FPGA透过改变内部电路布线来编程，也就是在逻辑闸下编程；相较之下，CPLD透过修改具有固定内部联机电路的逻辑功能来编程，也就是需在逻辑块(Logic Block)下编程，因此在编程上，FPGA比CPLD更具灵活性。不过，CPLD的编程采用E2PROM或Flash技术，使用时外部不需另外的存储元件；FPGA编程采SRAM技术，所以使用时外部需搭配存储元件，存放编程讯息(netlist file)，使用上较为复杂，安全性也较差。

不过，由于FPGA可编程逻辑闸数比起CPLD大许多，而且平均功耗较低，适合较复杂布线结构和逻辑实现，因此时常被拿来与ASIC比较。随制程技术从90、65奈米到下一代的45/40奈米，今日FPGA密度正大幅跃进，更内建协同处理器核心、DSP、内存架构、高性能发射器与外围接口(如PCI Express、Gigabit以太网络区块)，因此快速缩短与ASIC间的差距，并允许设计者依产品升级需求进行重新编程。

以Xilinx采65奈米的Virtex-5 FPGA来说，相较于前一代90奈米FPGA，Virtex-5 FPGA的速度平均可提高30%、容量增加65%，同时降低达35%的动态功耗、维持低静态功耗、并且减少45%使用面积。而Altera日前更推出采40奈米制程的Stratix IV系列，具有高达680K逻辑单元(Logic Element；LE)，比上一代的Stratix III系列还高出2倍。

令人却步的ASIC光罩费

制程技术进步，为组件带来性能和成本优势，对于FPGA和ASIC来说都一样，两者同样面临新制程所带来的种种设计挑战，包括讯号完整性、测试和可靠性与总成本…等，而功耗、可测试性设计与软硬件协同设计…等议题，也变得更加重要。不过，显然地，这些挑战对于ASIC开发来说形成愈来愈难跨越的门坎，而FPGA的弹性，则开启了1扇方便之门。

半导体制程微缩，虽然能缩小芯片尺寸并降低裸晶成本，但其它成本却水涨船高。以1片300mm、45nm晶圆来说，通常就要比200mm、250nm的晶圆贵上10倍！而在众多成本中，最让业者难以承受的即是属于非重复性工程(NRE)的光罩成本。目前采用130nm制程的光罩费用，约为18万美元，90nm的光罩成本，约为80万美元，65nm的光罩成本是120万美元，到了45nm制程时，光罩保守预估至少要达到数百万美元。

如果只是能做到首次量产成功(first silicon to production)境界，那会有更多厂商能受得了这样的生产投资，但采新制程往往得面对反复投片修正过程，而更大的梦魇是今日1颗芯片往往需要用到5~9张光罩才能完成。当然，芯片产量愈大，分担的成本就会下降，依上述的光罩成本，若有超过万颗产量，采用130nm制程单颗芯片成本会下降到39美元，90nm要170美元，65nm要260美元，45nm就要500美元以上。很明显地，即使是首次量产就成功，其开销也已非新兴芯片公司所能承担。

除成本门坎，ASIC设计周期过长，也是令人垢病的缺点。随着设计复杂化，需验证的软件内容增加，也让验证执行时间加长。此外，最近的研究显示，60%以上重新投片的ASIC失败原因，不是时序或功率问题，而是逻辑或功能性错误。因此，功能验证成了ASIC开发周期中最关键也最花时间的部份。

在此情况下，采用FPGA做为ASIC原型(Prototype)，就成了大势所趋。芯片仿真验证的方式，大致可分为软件仿真、硬件加速仿真、硬件仿真器及FPGA式原型验证，在这些方案中，FPGA式的原型，能提供最佳价格/效能比。以软件仿真成本相对较低，但要以这种方式执行全系统验证非常缓慢；相较于传统软件仿真器，FPGA的原型可以在1秒内执行上百万个测试向量，速度快100万倍，而且成本很低。

除成本及执行速度优势，FPGA原型所提供的好处还很多，例如透过以接近ASIC本身的速度执行，FPGA原型允许设计师实际验证嵌入式或应用软件在硬件上的执行结果，进而能发现潜在缺陷、降低与产品相关的整体风险，同时满足上市时间需求。现在很多的FPGA都采嵌入式CPU，让ASIC设计完成前就能验证操作系统性能。

兵家必争的中间地带：Structured ASIC

目前已有九成以上的ASIC，投片前部份甚至完全使用FPGA来制作原型。不过，FPGA的厂商并不满意，积极将FPGA定位为能与ASIC平起平坐的功能性组件，也就是可以直接用于商品化产品中的重要芯片。这个诉求背后的理由很容易理解，因为做为原型，只能给少量的芯片或系统厂商使用，但若是做为产品中的芯片，那就能随产品需求而量产，市场规模可说是天差地远。

由于FPGA确实具有高度弹性与低NRE成本…等优势，因此在低阶而少量生产的领域，FPGA已成功吃下这块市场；不过，与ASIC相较，FPGA仍有面积效率较低、功耗较大…等缺点。这是因为FPGA组件中大部分的面积都用来配置可编程逻辑闸，对于特定应用来说无法最佳化地运用芯片空间。因此在高阶且大量生产领域，仍然是ASIC一支独秀。

值得注意的是，在2个市场区块间，似乎存在着中间地带。为向上发展，Xilinx和Altera分别提出不同的对策。Xilinx提出的是EasyPath方案，也就是透过冗余技术标准和测试技术，让用户不需进行任何转换和功能再验证，就可实现FPGA向低成本组件的过渡，而且即使量产了，仍可透过改变LUT和I/O来修改设计。EasyPath其实提供晶圆上较佳的芯片利用率，不脱FPGA的本质。

相较之下，Altera提出的HardCopy方案，则是1套从FPGA过渡到ASIC的最佳化程序。也就是在市场测试或试产阶段，业者可采系统准备好的FPGA来进行；当进入量产阶段或对功耗特别要求时，则可改采HardCopy方案，由于该方案提供快速可预测的全套制程作法，例如全面测试插入，因此从Handoff、Tapeout到样品，只需9到14周。

图说：Altera HardCopy方案能更有效的利用芯片空间。(Altera)

除FPGA厂商的向上扩张，ASIC厂商采取截长补短策略，向下开发这块中间带的庞大市场。所谓的截长补短，也就往FPGA靠拢，提出结构化ASIC(Structured ASIC；也称为Platform ASIC)新作法。其实结构化ASIC已提出3、4年，但其定位近来获得市场肯定。根据市场研究公司Frost&Sullivan的调查报告指出，随IC产业技术创新和对高性能电子系统需求不断增加，结构化ASIC市场需求将不断成长。

所谓结构化ASIC，是保有数层电路需开光罩的设计，但在部分电路层改用与FPGA相同可程序化设计，让出厂芯片也具有修改部分电路的弹性。由于仍需开设光罩，因此仍属于ASIC范畴，但因需开光罩的电路层减少了，不但可降低昂贵光罩成本，而且缩短每次建立光罩所需数10天时间，进而能加速芯片上市。不过，不论是电路修改弹性、电路密度、功耗和工作频率频率…等，结构化ASIC的表现都介于FPGA和ASIC之间。

目前投入结构化ASIC厂商中，较知名的包括ChipX、AMIS、Atmel、eASIC、智原…等。以eASIC为例，其结构化ASIC方案强调从tape-out到芯片只要3~4周，而且不需光罩费；其结构中的eCell是1种类似FPGA的架构。FPGA厂商也开始将自己定位为结构化ASIC供货商，例如Altera称自己的HardCopy为结构化ASIC；Atmel则发布客制先进处理器(CAP)架构，强调兼具MCU和ASIC的低成本、高性能…等优势；QuickLogic提出1套称为CSSP解决方案，类似经独特编程的ASSP，能满足客制化需求，并结合硬逻辑设计的高整合度与性能。

图说：eASIC的结构化ASIC方案中类似FPGA的eCell结构。(eASIC)

可编程逻辑组件PLD，从控制逻辑到今日的SOPC和ESL设计。与传统固定式的CMOS电路不同，PLD让开发者根据特定应用自行进行配置，此一高度弹性优势，让PLD的市场愈做愈大，如今已成为电子产品设计不可或缺的1种组件或开发平台。

可编程逻辑组件(Programmable Logic Device；PLD)问世已满四分之一个世纪，它一开始是做为连接核心处理器和外围系统…等功能性数字组件的胶合逻辑(Glue Logic)，也就是纯粹的逻辑电路，但随着复杂度的增加，其定位一直升级，从控制逻辑到今日的SOPC和ESL设计。与传统固定式的CMOS电路不同，PLD让开发者根据特定应用自行进行配置，此一高度弹性化的优势，让PLD的市场愈做愈大，如今已成为电子产品设计不可或缺的一种组件或开发平台。

图说：PLD定位演进。(Altera)

随着制程与技术的演进，今日的PLD已具备愈来愈强大的功能，应用领域也不断扩大。其中现场可编程门阵列(FPGA)更已突破数百万闸密度，并内嵌处理器核心和传输率达数Gbps的收发器，俨然是1颗高整合度的可编程SoC，不仅能做为胶合逻辑(glue logic)，也可以当作是关键性的主要组件。

在芯片开发阶段，FPGA可做为ASIC的原型，因此两者间有着重要的互补关系；但在芯片成品的定位上，相较于ASIC，采用FPGA能省下庞大的光罩设计费用，因此，FPGA也可以说是让ASIC深感威胁的竞争者。不过，两者之间的竞合，已产生一些变化，也就是出现介于两者之间的设计路线。本文将剖析FPGA与ASIC间微妙的竞合关系。

结论

随着高阶制程的设计、验证和光罩…等成本及复杂度提升，ASIC的门坎不断升高，使得每年的设计案数量大幅衰减。根据Gartner公司的调查， ASIC设计项目在2000年有7,749件，但现在已经减少了50%以上；预计设计项目数量将从2006年的3,391件，下降到2007年的 3,196件。仅管数量骤减，但ASIC每项设计的平均收益和总产量却持续增加。

在门坎提升的情况下，现成的芯片组和标准化的产品受到更多的市场青睐，针对中小型的市场，高弹性的FPGA也以其优势取得更大的市场占有率。短中期内，ASIC与FPGA仍会各占大量和小量试产的两端市场，但两者的关系会在中阶市场发展的愈来愈紧密，朝向结合彼此优势的结构化ASIC发展。不管这个趋势走得快或慢，FPGA的市场地位只会愈来愈为稳固。（本文作者欧敏铨／电子技术资深自由作家）

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