前言

    众所周知，电容的阻抗是和频率有关的，频率越高，阻抗越小。相比于低速运放，高速运放有更宽的频率响应，因此它要驱动的阻抗更小（更难驱动）。这意味着，同样的layout和负载，应用到低速运放中没有问题，应用到高速运放中就可能出现问题。

为什么驱动容性负载是个问题？

    这个极点是和C_L的时间常数相关的，它取决于从C_L看出去的等效电阻，即R_O ‖R_L‖（R_f+R_g）。移动这个极点到更高的频段需要减小其中一个或多个电阻的阻值。

    这个新极点是另外附加到正常的闭环响应中的。好的情况下，它只是减少了相位裕量，坏的情况下，它能导致振荡。这种情况可以通过减小R_L 来改善，但是这会导致其他问题，如信号的保真度和功率。

CLC2600驱动容性负载的例子

    负载电容越大，频响上冲的尖峰越高，当它大于20pF时就会导致振荡。如果增大R_L的阻值甚至移走它的话，情况会变得更坏。

我们该怎么做？

    最好的改善办法就是减小或移除这个容性负载，但通常都是不可能的。最容易的办法是在R_O和C_L之间串一个电阻R_S 。这乍听起来好像会使问题变得更糟，但实际是行之有效的，因为R_S是位于反馈环外部，而非内部。

它的效用如何？

    下图显示了CLC2600电路中使用了R_S 后的情况，5 Ohms的R_S可以使得上冲峰值低于1dB。阻值不必恰恰如图所示，阻值高一点，能令峰值低一点，带宽小一点。（原文是a little higher resistance will result in less peak­ing and a little less bandwidth。如果我没有看错的话，图示明明是高阻值的带宽还大一点啊~~。这里先按原文翻译，等我向原厂确认完后再修正。）

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