概要

        本应用指南阐述了如何设计面向Virtex™芯片的功率分配系统。涵盖了功率分配系统和旁路电容或去耦电容的基本原理。文中介绍了设计和验证功率分配系统的具体步骤和过程。最后一个部分讨论了产生电源噪声的其他原因，并提出了解决方案。


简介

        FPGA设计人员在设计功率分配系统（PDS）时，面临着一个独特的任务。大多数其他大型、高密度IC（如大型微处理器）对旁路电容都有非常明确的要求。由于这些器件仅为执行其存储的特定任务而设计，所以其电源需求是固定的，仅在一定范围内有所波动。但FPGA不具备这种属性。

FPGA可以不确定的频率、跨越多个时钟域，运行几乎无限多的应用，因此，预测其瞬态电流需求是一个非常复杂的过程。

        由于无法确知一个新的FPGA设计的瞬态电流的变化情况，在设计第一个FPGA PDS时，唯一的选择就是采用保守的最坏情况设计法。

        数字器件中的瞬态电流需求是产生接地反弹的原因，也是高速数字设计的死对头。在低噪声或高功率情况下，电源去耦网络必须根据这些瞬态电流需求准确地度身定制，否则，接地反弹和电源噪声将超出FPGA的限值。每种FPGA设计产生的瞬态电流不尽相同。本应用指南介绍了一种全面的设计方法，适用于满足特定FPGA设计的个别需要的旁路网络。

        这个过程的第一步就是检查FPGA的利用率，大致了解其瞬态电流要求。

        接下来，保守地设计一个满足这些要求的去耦网络。第三步，通过模拟和修正电容数量和额定值，精细调整这个去耦网络。第四步，完成全部设计；第五步，测量设计。测量包括利用示波器和频谱分析仪检测电源噪声。取决于测得结果，可能有必要再次重复元件选择和模拟步骤，以优化这个针对特定应用的PDS。第六步是可选步骤，适用于要求完美的PDS的情况。

去耦网络基本原理

        在开始进入PDS设计流程之前，必须理解所涉及的基本电气原理。这部分讨论了PDS的用途及其组件的属性。此外，还介绍了独立式电容的布局和贴装等重要方面，以及关于PCB的几何形状和叠层的建议。

        PDS旨在向一个系统中的各种器件提供电源。系统中的每个器件不仅各有适于其运行的电源要求，而且对该电源的噪声也有特定要求。大多数电子器件，包括所有的Xilinx FPGA，均有一个适用于所有电源的要求，即VCC上下波动的幅度不得超过VCC额定值的5％。在本文档中，VCC通常是指FPGA的所有电源：VCCINT、 VCCO、VCCAUX和VREF。本文未涉及千兆位级收发器（MGT）模拟电源（AVCCAUXTX、AVCCAUXRX、VTTX、VTRX）。关于这些电源的特定说明，请参阅《RocketIO™收发器用户指南》（参考书目#1）。

        这个要求规定了最高电源噪声，通常称为“波纹电压”。如果器件的电源要求为VCC不得超过额定值的±5％，就表示，峰间波纹电压不得超过额定VCC的10％。这个结论假设额定VCC就是技术规格表中给出的额定值。如果不是，那么就必须将VRIPPLE调节至额定值10％以内的相应值。
数字器件的功耗会随时间的推移而变化，变化频率范围广泛。功耗的低频率变化通常是在启用或禁用器件和器件的较大部分时发生。发生这种情况的时间标度可以从数毫秒到几天。功耗的高频率变化则是器件内部独立元件的切换动作引起的，这种变化取决于时钟频率的标度以及时钟频率最初的谐波。

        由于一个器件的VCC电压水平是固定的，所以变化的电源需求将表现为变化的电流需求。PDS必须适应这种电流消耗的变化，并且尽可能减少电源电压的变化。

        当器件的电流消耗发生变化时，功率分配系统不能立即对变化做出响应。在PDS响应之前的短时间内，该器件的电源电压将发生变化，从而产生电源噪声。PDS响应延迟的主要原因有两个，分别对应于PDS的两个主要元件。

        PDS的第一个主要元件是稳压器。稳压器负责检测PDS的输出电压并调节输出的电流量，以保持电压恒定。大多数常见的稳压器都在数毫秒到数微秒之间完成这种调节。对于各种频率的变化，从直流到几百千赫，稳压器在保持输出电压稳定性方面非常有效（取决于稳压器）。对于频率超出这个范围的所有瞬态事件，在稳压器响应新的电源需求之前，存在一段时滞。例如，如果器件的电流需求在几毫微秒之间突然增加了，那么，在稳压器调节至器件需要的新的、更高电流之前，该器件的电压将有所下降。这段延迟的时间从数微秒到数毫秒之间不定，这个过程中，电压将降低。

        PDS的第二个主要元件是旁路电容或去耦电容。在本应用指南中，“旁路”和“去耦”两个词可以互换。这种元件的功能是作为器件的本地能源存储器。这种元件不能提供直流电源，因为它们只能存储少量电能（稳压器的作用是提供直流电源）。这个本地能源存储器的功能是以极快的速度响应变化的电流需求。在从数百千赫到数百兆赫的频率范围内，电容可以在几毫秒到毫微秒之间，有效地保持电源电压。对于超出这个范围的变化，去耦电容则无能为力。例如，如果器件的电流需求在几微微秒内突然提高，那么，在电容能够向器件提供额外电量之前，该器件的电压将有所下降。如果器件的电流需求改变了，并在数毫秒内保持新的水平，那么，与旁路电容并行运行的稳压电路将有效地接替这些电容，并调节自己的输出电压，满足新的电流需求。

        图1显示了PDS的主要元件：电源、去耦电容和接通电源正在运行的器件（在本例中，是一个FPGA芯片）。

                                                                       图1：简化的PDS电路图

 
                       图2是一个更加简化的PDS电路图，显示了分解为频率相关电阻的所有电抗元件。

        图2：更加简化的PDS电路图

电感的作用是什么？

        电容和PCB电流通道的属性之一就是延迟电流变化。因此，电容不能立即响应瞬态电流，或者高于其有效频率范围的变化。这种属性称为电感。

        可以将电感视作电荷的动量。其中，电荷在导体中以一定速率移动，代表一定量的电流。如果电流水平发生变化，那么，电荷就必须以不同的速率移动。由于该电荷有一定的动量（保存的磁场能量），因此，要在一段时间后电荷才能实现减速或加速。电感越强，对改变的阻力就越强，从而使得电流需要更长时间才能发生变化。

        PDS的目的是满足器件可能有的任何电流需求，并尽可能迅速地响应这种电流需求的变化。如果未能满足这种电流需求，那么，器件的电源电压就会发生变化。这就是电源噪声。由于电感会阻碍旁路电容迅速响应变化的电流需求的能力，所以应当最大限度地降低电感。

        图1显示了FPGA和电容之间的电感和电容和稳压器之间的电感。这种电感是电容自身以及PCB中的所有电流通道的寄生现象。必须最大限度地降低所有这些电感。

电容寄生电感

        在电容的各种属性中，通常认为电容值是最重要的。然而，在PCB PDS设计领域，寄生电感属性（ESL，即等效串联电感）与电容值同样重要，甚或更为重要。

        影响寄生电感的一个重要因素是封装的尺寸。一般而言，极为简单、体积小巧的电容的寄生电感低于体积较大的电容。就像较短的电线产生的电感低于较长的电线，较短的电容产生的电感也低于较长的电容。同样地，就像较粗或较宽的电线产生的电感低于较细的电线，较粗的电容产生的电感也低于较细的电容。

        由于这些原因，在选择去耦电容时，应当选择特定额定值中体积最小的封装。类似地，对于特定封装尺寸（尤其是固定的电感值），应当选择采用该封装的电容中电容值最高的。

        表面安装式芯片电容是目前市场中体积最小的电容，因此，是分立式旁路电容的理想选择。对于低于2.2 μF的极小的电容值，如0.001 μF，通常使用X7R或X5R型电容。这些电容具备很低的寄生电感和可接受的温度特性。对于较高的电容值，如1000 μF，则使用钽电容。这种电容具备较低的寄生电感和相对较高的等效串联电阻（ESR），使其具备较低的品质因素，从而能够提供范围广泛的有效频率。钽电容不仅具备相当高的电容值，而且封装尺寸也不大，从而降低了板上空间占用。如果没有钽电容可用，可以使用低电感电解电容。具备类似特性的其他新技术也可使用。

        真正的电容具备多种特性，包括电容值、电感以及电阻。图3显示了一个真正的电容的寄生模式。应当将一个真正的电容视作一个RLC电路。


                                    图3：真正的、而不是理想的电容的寄生现象

        图4显示了一个真正的电容的阻抗特性。在这张图中的重合的两条曲线对应于电容的电容值和寄生电感（ESL）。这两条曲线共同构成了因电容的寄生效应而产生的该RLC电路的总阻抗特性。


                                                     图4：寄生效应对总阻抗特性的贡献

        随着电容值的增加，电容曲线将逐渐下降，并向左移动。随着寄生电感的降低，电感曲线也将逐渐下降，并向右移动。由于采用特定封装的各种电容的寄生电感基本上是固定的，该电感曲线也保持固定。如果选择了采用该封装的不同电容值的电容，其电容曲线将相对于该固定的电感曲线向上或向下移动。降低采用特定封装的电容的总阻抗的唯一方法就是降低其电容值。使寄生电感曲线向下移动（从而降低总阻抗特性）的唯一方法，就是并联多个电容。

PCB电流通道产生的电感

有两个截然不同的因素导致PCB中的电流通道产生寄生电感：
电容贴装和PCB的电源平面和接地平面。

贴装电感

        在本文中，贴装指PCB上的电容焊区、焊区和通孔之间的迹线（如果有）以及通孔自身。 通孔、迹线和电容贴装焊盘共同产生从300 pH 到4 nH不等的电感，取决于具体的几何形状。由于电流通道产生的电感与电流穿过的环的面积成一定比例，所以，最大限度地缩小这个环的尺寸非常重要。形成这个环的通道穿过一个电源平面，向上依次穿过一个通孔、通过迹线连接至焊区、电容、其他焊区和连接迹线，再向下穿过另一个通孔、进入另一个平面，如图5所示。



                                                                       图5：带电容贴装的PCB剖面图

        通过缩短连接迹线，可以最大限度地缩小这个环的尺寸，从而降低电感。类似地，通过缩短电流经过的通孔的长度，也可以最大限度地缩小这个环的尺寸，从而降低电感。


                                                                   图6：电容焊区举例和贴装几何形状

        连接迹线的存在和/或其长度对贴装的寄生电感有很大影响。在可能的情况下，应当不使用连接迹线（图6a）——通孔应当平接至焊区（图6b）。此外，连接迹线应当尽可能宽。可以将通孔置于电容焊区的侧面（图6c），或者使通孔的数量翻倍（图6d），进一步改善贴装电感。目前，有少数PCB制造工艺支持在连接盘中导通孔的几何形状，不过，这是另一个不错的选择。利用超低电感电容时，在每个焊区使用多个通孔的技术非常重要，如反转纵横比电容（AVX公司的LICC）。

        许多时候，为了尽量将更多元件放到一个微小的区域中，PCB布局工程师往往选择多个电容共享通孔。在任何情况下，都不应当使用这种技术。电容贴装（焊区、迹线和通孔）通常会导致与电容自身的寄生电感相等甚或更高的电感。如果将第二个电容连接至一个现有电容的通孔，只能轻微地改善PDS。最好能减少电容总数，并保持焊区和通孔的一对一比例。

平面电感

        PCB的电源平面和接地平面都会产生一定量的电感。这些平面的几何形状决定其产生的电感量。

        顾名思义，电源平面和接地平面是平面结构，所以，电流以多个方向通过这些平面。依照类似于集肤效应的属性，当电流从一个点流动至另一个点时，有扩散的趋势。因此，可以将平面产生的电感描述为“扩散电感”，并以亨（H）/每平方为单位。平方是一个无量纲单位，是确定平面电感的一部分平面的形状，而不是其尺寸。

        扩散电感的作用与其他电感一样，阻止导体中电流量的变化。在本例中，导体是电源平面或其他平面。应当尽可能降低扩散电感量，因为它会阻碍电容迅速响应器件中的瞬态电流。由于设计师通常难以控制平面的纵横值，唯一的可控因素就是扩散电感值。这主要由隔离电源平面及其相应接地平面的绝缘板的厚度决定。

        在属本文讨论类型的高频功率分配系统中，电源平面和接地平面成对作用。其电感是相互依存的。电源平面和接地平面之间的空间（和材料的介电常数）决定这对平面的扩散电感。平面之间的距离越近（绝缘板越薄），扩散电感越低。表1列出了不同厚度的FR4绝缘板的扩散电感接近值（参考书目#2）。

表 1：不同厚度的FR4电源-接地平面夹层板的电容值和扩散电感值



        由于平面间的距离越近，扩散电感越低，那么，最好在一切可能的情况下，直接将VCC电源平面直接连接至叠层中的接地平面。VCC电源平面和接地平面之间的衬面有时候称为“夹层板”。虽然以往利用旧技术，不必使用VCC电源－接地夹层板，但要提供高速、高密度器件所要求的更快速度和更高功率则必须使用这种夹层板。

        除了提供低电感电流通道，接地夹层板还可提供一些高频去耦电容。随着平面的面积增加、电源平面和接地平面之间的距离缩短，这种去耦电容值也相应地提高。与此同时，由于这种电容的寄生电感逐渐降低，其有效频带中心频率也会提高。每平方英寸的电容值如表1所列。

        仅这种去耦电容本身，通常不是电源－接地夹层板足以令人注目的优势。然而，如果将其视作低扩散电感之外的额外益处，那么大多数设计师都会欣然利用这种优势。

PCB叠层和层序

        VCC电源平面和接地平面在PCB叠层中的布局（由层序决定）对电流通道的寄生电感有显著影响。因此，PCB设计师必须在设计初期考虑好层序，将优先的电源平面置于叠层的上半部，而将其他的电源平面置于叠层的下半部。

        具备高瞬态电流的电源的相应VCC电源平面应接近PCB叠层的顶部表面（FPGA侧），以缩短电流穿过VCC电源通孔和接地通孔，到达相关VCC电源平面和接地平面的垂直距离。如前文所述，每个VCC电源平面都应在叠层中有一个与之相邻的接地平面，以降低扩散电感。由于集肤效应，高频电流会紧密耦合，因此，与特定VCC电源平面相邻的接地平面趋向于传输与VCC电源平面中的电流互补的大部分电流。所以，将相邻的VCC电源平面和接地平面视作一对。

        并非所有VCC电源平面和接地平面对都能位于PCB叠层的上半部，因为制造工艺的局限性通常要求PCB叠层相对于绝缘板厚度和被腐蚀的铜皮区域，以中心对称。PCB设计师必须确定哪些VCC电源平面和接地平面对具备高优先级或传输高频电流，而哪些对具备低优先级或传输低频电流。

电容有效频率

        每个电容都具备一个其作为去耦电容效果最好的窄频带。超出这个频带，电容也能向PDS做出贡献，但总体上要低得多。有的电容的频带比其他电容宽。电容的ESR决定电容的品质因素（Q），从而决定有效频带的宽度。通常，钽电容的有效频带非常宽，而X7R和X5R芯片电容由于ESR较低，所以通常具备较窄的有效频带。

        有效频带对应于电容的谐振频率。虽然理想的电容仅具备电容特性，但真实的非理想电容还具备寄生电感ESL和寄生电阻ESR。这些寄生效应连续作用，形成一个RLC电路（图3）。与该RLC电路相对应的谐振频率就是电容的谐振频率。

        要确定一个RLC电路的谐振频率，可以使用如下等式：

                                等式1  


        换句话说，当执行这个电路的频率扫描SPICE模拟，产生最低电阻值的频率即为谐振频率。
必须区分电容自身的谐振频率，和当电容成为PDS系统的一部分时，贴装电容的有效谐振频率。这个区别就是仅考虑了电容的寄生电感，和同时考虑了电容的寄生电感以及通孔、平面及之间的连接迹线和FPGA的寄生电感的区别。通常认为，电容自身的谐振频率FRSELF（电容技术规格表中列出的值）高于其在系统中的贴装电容有效谐振频率FRIS。由于贴装电容的性能如何非常重要，因此，在评估一个较大的PDS中的电容时，通常采用贴装电容谐振频率。

        引起贴装电容寄生电感的主要因素是电容自身的寄生电感、PCB焊区和连接迹线的电感、通孔的电感以及电源平面的电感。如果电容贴装于电路板的下侧，那么通孔要穿过整个电路板叠层才能到达相应的器件。如果封装厚度为60密耳，这些通孔会在电路板上产生300 pH至1,500 pH不等的电感；如果电路板更厚，通孔产生的电感会更高。由于每个电容串联了两个此类通道，在计算电容的寄生电感时，应加上这个电感值两倍的数值。这个电感值，即电容贴装的寄生电感，被称为LMOUNT。要确定PDS系统中电容的总寄生电感值LIS，将电容的寄生电感LSELF加至电容贴装的寄生电感LMOUNT：

LIS = LSELF + LMOUNT

举例：

X7R陶瓷芯片电容（本例使用AVX电容数据）

C＝ 0.01 μF
LSELF ＝ 0.9 nH
FRSELF ＝ 53 MHz
LMOUNT ＝ 0.8 nH

要确定PDS系统中电容的有效寄生电感值（LIS），再加上通孔寄生电感：

LIS ＝ LSELF ＋ LMOUNT ＝ 0.9 nH ＋ 0.8 nH ＝ 1.7 nH
LIS ＝ 1.7 nH

将本例计算得出的值代入等式：



        FRIS：贴装电容谐振频率：38 MHz

        由于去耦电容仅在以其谐振频率为中心的较窄频带内有效，因此，在选择电容器制作去耦网络时，必须考虑其谐振频率。

电容反谐振

        与FPGA PDS中的电容相关的一个常见问题是PDS总阻抗的反谐振尖峰。PDS中的能源存储器件（如分立式电容、寄生电感、电源平面和接地平面等）的拙劣组合将导致这种尖峰。如果电源平面和接地平面的板内电容是具备高品质因素的特别低的Z，那么，高频分立式电容和该板内电容的交叉点可能出现高阻抗反谐振尖峰。如果在这个频率，FPGA有较高瞬态电流需求（作为激励信号），就会产生较高的噪声电压。仅可通过降低引起反谐振尖峰的阻抗，来改善PDS。要减缓这个问题，就必须改变高频独立式电容的特性或VCC电源平面和接地平面的特性。

电容布局

        电容必须接近执行去耦功能的器件。有两个基本原因：

        第一，器件和去耦电容之间的间隔越宽，电流要穿过电源平面和接地平面的距离就越长，因此，器件和电容之间的电流通道产生的电感就越高。由于这个电流通道的电感（电流从电容的VCC电源侧到达FPGA 的VCC电源管脚，以及从FPGA 的接地管脚到达电容的接地侧，所经过的环），与这个环的面积成一定比例，因此，降低其电感就在于缩小该环的面积。缩短器件和去耦电容之间的距离可以降低电感，从而减轻对瞬态电流的阻挠。鉴于PCB的尺寸，就电容布局而言，第二个原因比这个原因更重要。

        第二个原因涉及FPGA噪声源和贴装电容之间的相位关系。二者的相位关系决定了电容的有效性。电容要有效地提供一定频率（例如，该电容的最优频率）的瞬态电流，电容布局必须在与该频率相关的波长的一小部分之内。电容的布局决定电容和FPGA之间的传输线路的长度（在本例中即为电源平面和接地平面对）。这种互连的传播延迟是相关因素。
FPGA产生的噪声属于一定频带，不同尺寸的去耦电容适用于不同的频带。因此，根据每个电容的有效频率来决定电容布局。

        当FPGA改变其电流需求时，会导致PDS电压产生轻微的局部干扰（电源平面和接地平面中的一个点）。要使去耦电容能够阻止这种干扰，该电容必须首先发现电压差。从FPGA电源管脚开始出现干扰到电容发现这种干扰，存在一段有限的时间延迟。这段时间延迟等于从FPGA电源管脚到电容的距离，除以电流通过FR4绝缘板（电源平面嵌入其中的PCB基板）的传播速度。还存在另一段相同的时延长，以补偿从电容到FPGA的电流。

        因此，对于FPGA的任何瞬态电流需求，在FPGA得到任何缓解之前，存在一个电流到达电容的来回传输延迟。如果电容布局距离超过了有些频率的波长的四分之一，那么，传输至FPGA的电流将是微不足道的。

        当电容布局距离降至不足波长的四分之一时，传输至FPGA的电流将不断提高，当距离为0时，FPGA将得到全部电流。要有效地将电流从电容传输至FPGA，电容布局必须为FPGA电源管脚波长的四分之一的一小部分。这部分应当非常小，因为略高于其谐振频率的频率也是电容的有效频率，而这个频率相应的波长更短。

        在实际应用中，电容布局最好选择四十分之一波长。这将使电容位于其进行去耦的电源管脚的波长的四十分之一长度之内。这个波长与电容的贴装谐振频率FRIS一致。

举例：

0.001 μF X 7R陶瓷芯片电容（0402封装）
LIS = 1.6 nH




等式2根据FRIS，计算TRIS，贴装谐振周期
     等式2

        等式3根据TRIS和电流在FR4绝缘板中的传播速度，计算波长。
   等式3


其中：V_PROP＝166×10^-2秒/英寸


                           等式4





        在本例中，有效频率等于谐振频率，可以通过等式1计算得到。该有效频率为125.8 MHz。通过等式2，计算该数值的倒数，得到谐振周期，7.95 ns。利用电流在FR4绝缘板中的传播速度（约为166秒/英寸），通过等式3计算得到与该电容相关的波长约为48英寸。如等式4的计算结果，该值的四十分之一为1.2英寸。因此，这个尺寸的电容的目标布局半径（RPLACE）为距其去耦的电源管脚和接地管脚1.2英寸（3.0厘米）之内。

        所有其他尺寸的电容也以同样的方式进行计算。以当前的PCB技术，并不难实现1.2英寸半径。不需要直接将电容置于PCB板另一侧的器件下方。可接受的做法是将电容贴装在器件周围，但前提条件是，要在目标半径之内。0.001 μF电容是去耦网络中规格最小的电容之一，因此，不必实现低于1英寸的布局半径。对于尺寸较大的电容，由于其谐振频率较低，目标布局半径将迅速扩展。例如，一个4.7 μF电容可以放置到电路板的如何位置，因为其目标半径为98英寸，比大多数PCB还宽（对应的谐振频率为1.56 MHz）。

电容布局举例

        图7中的举例是PCB布线图底面，显示了电容布局。黑色实心部分和影线部分代表镀铜，红色部分代表通孔，蓝色部分代表丝网标签，紫色部分代表封装轮廓。可以看到，在图的上方中央位置，规则排列的红色通孔点就是FPGA区块。器件中心位置的十字形图案中没有通孔则表示位于顶部表面的该焊区的相关通孔朝角落方向穿出。

                                                图7：PCB布局举例，显示底面的电容布局

        在本例中，在电路板另一侧的FPGA区块内放置了许多高频0402封装去耦电容（C150、C117）。还有少数0603封装去耦电容和端接电阻（C307、R274）。较大的电容则放置在FPGA区块外部，并且随着尺寸的增加，距FPGA区块也越来越远（C247、C288）。

        将电容焊区连接至通孔的迹线应尽可能短。此外，对于焊区间隔较宽的封装较大的电容（C42、C224），在焊区之间插入通孔，以降低该贴装的寄生电感。

        不必将高频电容置于FPGA区块之内。完全可以接受将所有电容都置于器件的周围，但前提条件是，所有VCC电源平面都有一个与之相邻的接地平面，并由厚度不足4密耳的绝缘板分隔开。此外，如果VCC电源平面和接地平面对位于叠层的上半部（更接近器件），最好能够将电容置于电路板的顶部表面，器件周围。

        如果使用了大量外部端接电阻，这些端接电阻的布局比去耦电容布局的优先级高。端接电阻应当距器件最近，然后是电容值最低的去耦电容，然后是电容值较高的去耦电容，以同心环逐渐远离器件。

PDS设计和验证

        在讨论了功率分配系统的基本运行原理之后，本部分将分步骤介绍设计和验证PDS的过程。
步骤 1：确定FPGA的重要参数

        在设计第一个去耦电容网络时，基本目标是为器件使用的每一个VCC电源管脚提供一个电容。因此，必须确定每个电源的VCC电源管脚的有效数量。

        仅少量设计会使用FPGA上各种各样的所有资源。通过精心设计FPGA封装及其中的PDS的尺寸，合理有效地实现了充分利用晶粒。特定器件的封装上的VCC电源管脚和接地管脚数量取决于FPGA的利用率要求。决定因素不是直流电源处理能力，而是瞬态电流阻抗。去耦电容要求也基于同样的因素，因而也密切地随之变化。所以，可以将每个电源的VCC电源管脚数量视作该电源所需电容数量的指标。必须考虑所有电源：VCCINT、VCCAUX、VCCO和VREF。

        如果使用了全部管脚，那么，仅需为每个VCC电源管脚提供一个电容。如果未将VREF电源管脚用于提供VREF电源，则不需要对其进行去耦。相反地，必须始终对VCCAUX和VCCINT电源管脚进行完全去耦，即，每一个此类管脚必须始终具备一个电容。可根据I/O管脚利用率对VCCO电源管脚进行保护。

按比例分配VCCO电源管脚

        可根据器件的技术文档（技术规格表和用户指南）中规定的同时切换输出（SSO）限制来确定该器件所使用的VCCO电源管脚数量。根据这些限制，分别计算每个Bank的预算。Bank中的I/O资源利用率决定了使用量占预算的百分比。该百分比有效地代表了器件使用的VCCO电源管脚的百分比。

举例：计算XC2V3000 FF1152

分别以Single Bank和整个器件为例。

以Single Bank为例

        在假设设计中，Bank 0具备80个输出管脚。每个输出管脚均配置为3.3V LVCMOS 12 mA快速驱动器。

        SSO技术规格表规定，每个VCC电源管脚/接地管脚对最多可有10个3.3V LVCMOS 12 mA快速驱动器。这个器件的每个I/O Bank有13个VCCO电源管脚，因此，每个I/O Bank最多可有130个这种类型的I/O驱动器。

        这个I/O Bank使用了80个输出管脚。因此，已使用的I/O资源占存Bank 0的总预算的百分比为：
Bank 0已使用资源百分比= 已用资源/最高限量 = 80/130 = 62%

以整个器件为例

在本例中，表2列出的一个器件的所有I/O资源利用率，以及表3列出的每种I/O标准在每一I/O Bank中的SSO限量，均根据《Virtex-II平台FPGA用户指南》（参考书目＃3）中规定的每个VCC电源管脚/接地管脚对的SSO限量数据计算得到。

表 2：以整个器件为例，每个I/O Bank的I/O资源利用率


表 3：以整个器件为例，每种I/O标准在每一I/O Bank中的SSO限量



        Bank 0、7、1和6的预算按单Bank例中的方法计算得到。但是，Bank 2、3、4和5具备两种I/O标准。所以，分别按每种标准计算出这些Bank的预算，然后将两个数据进行合并。

对于Bank 2、3、4和5：

1.8V HSTL_1：

利用率（%）= 已用资源/最高限量 = 32/260 = 13%

1.8V LVCMOS_12F：

利用率（%）= 已用资源/最高限量 = 45/117 = 39%

每个Bank的总预算：

13% + 39% = 52%

表 4 列出了该器件的每个Bank的总预算。
表 4：以整个器件为例，每个Bank的总预算

待续

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